Unternehmen benötigen leistungsstarke, sichere und effiziente Server, um die digitale Transformation voranzutreiben. Dieser Leitfaden zeigt, wie AMD EPYC Prozessoren der 5. Generation die Umsetzung von Digitalisierungsprojekten unterstützen und welche Architekturentscheidungen beim Chip-Design für mehr Leistung und Sicherheit sorgen.
Inhalt:
IT-Organisationen stehen vor zahlreichen Herausforderungen. Sie müssen das Rechenzentrum für die Entwicklung und den Einsatz von künstlicher Intelligenz fit machen, ohne andere Geschäftsanwendungen zu vernachlässigen. Gleichzeitig sollen sie Energie und Investitionskosten sparen, die Sicherheit erhöhen und eine höchstmögliche Verfügbarkeit garantieren. Natürlich dürfen auch Skalierbarkeit und Flexibilität nicht zu kurz kommen.
IT-Verantwortliche benötigen deshalb Systeme, die sie bei der Konsolidierung und Modernisierung des Rechenzentrums optimal unterstützen – ganz gleich, es um die Entwicklung von KI-Anwendungen, die Integration in Cloud- und Virtualisierungsumgebungen oder um traditionelle Workloads geht. Diese Systeme müssen eine hohe Leistungsdichte und Energieeffizienz aufweisen, um mehr Performance auf gleichem oder sogar kleinerem Raum zu bieten und die Stromkosten unter Kontrolle zu halten.
Dieser Leitfaden zeigt, welche Rolle die CPU-Architektur dabei spielt,
Lesen Sie unter anderem:
- Wie Multi-Die-Architektur und Modularisierung die Prozessorentwicklung revolutioniert haben.
- Welche Rolle die „Zen 5“-Cores für die Energieeffizienz und Leistungsdichte in AMD EPYC Prozessoren der 5. Generation spielen.
- Wie sich Single-Socket- und Dual-Socket-Serverkonfigurationen unterscheiden.
Originalauszug aus dem Dokument:
Today’s data centers need to power an ever-increasing number of applications along with a growing need to integrate AI into the business. Our focus in developing the ‘Zen 5’ core is to continue to accomplish double-digit percentage increases in instructions per clock cycle (IPC), and to equip the core to better handle the vast amounts of data handling and processing power that AI workloads require.
We have accomplished this goal by widening data paths in the core and using the wider paths to enable more work to be accomplished per cycle. Innovations over the ‘Zen 4’ core include:
DUAL PIPE INSTRUCTION FETCHING along with instruction cache latency and bandwidth improvements enables parallel instruction decoding so that more instructions can be in flight at a time within the core. With highly accurate branch prediction, the processor can consume more instructions on the front end, which helps increase IPC over the ‘Zen 4’ core.
THE INTEGER PROCESSING PIPELINE is now 8 instructions wide, one third more than the ‘Zen 4’ core. This increased parallelism is supported by ALUs and an improved scheduler to support a wide execution window. Integer performance is often a good predictor of business application performance, so this is an important improvement.
MAXIMUM DATA BANDWIDTH has been doubled between the core and the 48 KB L1 data cache; increased data prefetch keeps data flowing into the data pipeline.